DDR5: quatre puces de mémoire par banque, la cinquième pour les tests ECC sur die
Marquant une étape importante dans la mémoire de l'ordinateur, JEDEC a publié la spécification finale pour la prochaine norme majeure pour la DDR5 SDRAM. La dernière itération de la norme DDR4 a servi de base au développement de PC et de serveurs depuis la fin des années 2000. La DDR5 étend à nouveau les capacités de mémoire, doublant la vitesse de pointe et la capacité de mémoire. Le repassage de la nouvelle norme est attendu en 2021, la mise en œuvre commençant au niveau du serveur, puis se répercutant sur les PC clients et autres appareils.
La version DDR5 initialement prévue pour 2018. La version actuelle des spécifications DDR5 est légèrement en retard sur le calendrier JEDEC original, mais cela n'enlève rien à son importance. Comme pour chaque itération DDR précédente, la DDR5 se concentre à nouveau sur l'amélioration de la densité de la mémoire et de la vitesse. JEDEC vise à doubler les deux, en fixant une vitesse de mémoire maximale d'au moins 6,4 Gbps, tandis que la capacité d'un LRDIMM complet peut atteindre 2 To.
| Génération JEDEC DDR | ||||||
| DDR5 | DDR4 | DDR3 | LPDDR5 | |||
| Max. densité d'un noyau | 64 Gbit / s | 16 Gbit / s | 4 Gbit / s | 32 Gbit / s | ||
| Max. Taille UDIMM | 128 Go | 32 Go | 8 Go | n / a | ||
| Max. vitesse de transmission | 6,4 Gbit / s | 3,2 Gbit / s | 1,6 Gbit / s | 6,4 Gbit / s | ||
| Chaînes | 2 | 1 | 1 | 1 | ||
| Largeur (non-ECC) | 64 bits (2x32) | 64 bits | 64 bits | 16 bits | ||
| Banques
(par groupe) |
4 | 4 | 8 | seize | ||
| Groupes bancaires | 8/4 | 4/2 | 1 | 4 | ||
| Longueur du colis | BL16 | BL8 | BL8 | BL16 | ||
| Tension (Vdd) | 1,1 V | 1,2 V | 1,5 V | 1,05 V | ||
| Vddq | 1,1 V | 1,2 V | 1,5 V | 0,5 V | ||
Conçue depuis plusieurs années (ou décennies), la DDR5 permettra l'utilisation de puces mémoire individuelles avec des densités allant jusqu'à 64 Gbps, soit 4 fois la densité maximale de 16 Gbps DDR4. Combiné à l'empilement qui permet d'empiler jusqu'à 8 cœurs (matrices) sur une seule puce, un LRDIMM à 40 cellules peut atteindre une capacité de mémoire effective de 2 To ou 128 Go pour les DIMM de conception conventionnelle.
Mais la quantité de mémoire augmentera progressivement, mais la vitesse augmentera instantanément. La DDR5 sera lancée à 4,8 Gbit / s, ce qui est environ 50% plus rapide que la vitesse maximale officielle de la DDR4 à 3,2 Gbit / s. Et les années suivantes, la version actuelle de la spécification permet des débits de données allant jusqu'à 6,4 Gbps. Au fur et à mesure que la technologie progresse, SK Hynix peut vraiment atteindre son objectif DDR5-8400 au cours de cette décennie.
Au cœur de ces objectifs de vitesse se trouvent des changements sur le module DIMM et le bus mémoire pour alimenter et transporter un grand nombre de données par horloge. Comme la fréquence d'horloge est bloquée à plusieurs centaines de mégahertz et qu'il n'est pas encore possible de l'augmenter, il est nécessaire d'augmenter le parallélisme (la même chose se produit dans le CPU, où plus de cœurs sont ajoutés à la puce).
Comme avec d'autres normes telles que LPDDR4 et GDDR6, un module DIMM est divisé en deux canaux. Au lieu d'un canal de données 64 bits par DIMM, la DDR5 offre deux canaux de données 32 bits indépendants (ou 40 bits avec vérification ECC). Pendant ce temps, la longueur de paquet pour chaque canal double de 8 octets (BL8) à 16 octets (BL16), de sorte que chaque canal fournira 64 octets par opération. Ainsi, un DIMM DDR5 à la même vitesse de cœur effectuera deux opérations de 64 octets pendant le temps nécessaire à un DIMM DDR4 pour en exécuter une, doublant ainsi la bande passante effective.
En plus de changer les banques de mémoire, JEDEC a introduit un bus légèrement modifié, bien qu'il fonctionne avec des tolérances plus strictes.
Un élément moteur clé ici est l'introduction de l'égalisation par rétroaction de décision (DFE). À un niveau très élevé, le DFE est un moyen de réduire les interférences intersymboles en utilisant la rétroaction du récepteur de bus de mémoire pour fournir un meilleur alignement. Un meilleur alignement, à son tour, permet un signal plus propre pour le bus afin d'augmenter la vitesse de transmission.
En plus de changer la densité du cœur et la vitesse de la mémoire, la DDR5 améliore également les tensions de fonctionnement. Selon les spécifications, la DDR5 fonctionnera à un Vdd de 1,1 V, contre 1,2 V pour la DDR4. Comme les mises à jour précédentes, cela devrait légèrement améliorer l'efficacité énergétique de la mémoire. De plus, les modules disposent désormais de régulateurs de tension intégrés.
La mémoire DIMM DDR5 a toujours 288 broches, mais le brochage est différent.
Cela ressemble à la transition de la DDR2 à la DDR3, où le nombre de broches est également resté le même: 240 broches.
Mais bien sûr, la DDR5 ne peut pas être utilisée dans les anciennes sockets, même si elle y est insérée.
JEDEC établit une norme que ses membres peuvent utiliser. Les principaux fabricants de mémoire qui ont été impliqués dans le processus de développement DDR5 depuis le début ont déjà développé des prototypes DIMM et envisagent maintenant de commercialiser les premiers produits commerciaux. Par exemple, SK Hynix a publié un prototype DDR5 en novembre 2019.
Les premiers modules et cartes mères DDR5 devraient être livrés 12 à 18 mois après la finalisation de la norme.
